纳米级工艺对微处理器设计的挑战

摘要：随着集成电路制造技术进入纳米级，国际上高性能通用CPU的发展正面临技术转型期。性能功耗比继性能价格比之后正在成为计算机的主要设计指标，主频至上的计算机处理器设计技术正在终结，互连网的普及正在改变计算机的应用模式，EDA工具不断完善和成熟以及集成电路代工厂正在蓬勃兴起。上述技术转型为我国在未来几年发挥后发优势，另辟蹊径，通过跨越创新实现突破提供了机遇。我们应该紧紧抓住上述机遇，加大研发和产业化力度，实现跨越发展。

关键词：微处理器；摩尔定律；系统结构；技术转型；跨越创新

1引言

在计算机发明以来的几十年中，半导体工艺技术和计算机系统设计技术互为动力、互相促进推动着计算机工业乃至信息产业的蓬勃发展。一方面，半导体工艺水平的提高为计算机系统的设计者提供了更多更快的晶体管来实现具有更多功能、更高性能的系统；另一方面，计算机系统技术的发展为工艺进步提供了强大的动力，世界上最先进的半导体工艺都用于生产计算机用的处理器芯片，这些工艺为处理器生产厂家所拥有。

应用需求也是计算机系统发展的动力源泉，但在工艺、系统和应用三者的关系中，应用需求对工艺和系统的拉动作用远小于工艺和系统的发展对应用的推动作用。在主流的PC市场，总是英特尔和微软从获取利润的角度引导计算机应用的发展；互联网也是先由科学家设想和开发，后来才逐步向大众普及；计算机系统设计人员经常问的问题是“如何充分利用工艺发展带来的数以亿计的晶体管”，而不是“满足特定应用的需求需要多少晶体管”。正是由于工艺技术的快速发展导致了计算机工业乃至整个信息产业在工艺、系统和应用之间出现上述“本末倒置”的现象。

20世纪60年代，英特尔公司的创始人摩尔（Gordon Moore）预测集成电路中单位面积集成的晶体管数目大约每18个月翻一番。此后的三十多年，半导体工艺技术基本上按照摩尔定律的预测发展。目前的微处理器已经在片内集成十几亿个晶体管。根据世界半导体行业共同制订的2005年国际半导体技术发展路线图，未来15年集成电路仍将按摩尔定律持续高速发展。半导体技术现在已经允许将许多种不同类型的晶体管（如P型和N型沟道MOS晶体管，PNP和NPN双极性晶体管，浮动栅器件，熔丝和反熔丝）集成到同一个衬底上, 并允许将处理器和动态存储器集成到一块芯片上。半导体技术的这些进步，为处理器的设计者提供了更多的资源来实现更高性能的芯片，从而有可能在单个芯片上创造更复杂和更灵活的系统。

然而，随着工艺特征尺寸（feature size）缩小到纳米级，工艺技术对结构的影响通过几十年的积累产生了质的变化，主要体现在以下几个方面：

（1） 片内晶体管数目的增加大大增加了芯片复杂度（目前复杂的微处理器内部已经集成了几十亿个晶体管），晶体管特征尺寸的缩小则增加了物理设计的难度（纳米级的物理设计需要考虑串扰、片内参数漂移、可生产性、电源完整性等一系列问题），这些都大幅度增加了设计成本及设计周期；

（2） 在0.13微米之后晶体管工作电压难以随着工艺的进步而降低，虽然每个晶体管的功耗随着特征尺寸的缩小有所减少，但晶体管数目的增加以及主频的提高使得整个芯片的功耗大幅度增加。此外纳米级工艺中晶体管的漏电量大幅度增加更对功耗增加起着推波助澜的作用。功耗问题已经成为芯片系统设计的主要瓶颈。如果沿用目前的电路和结构，到2018年左右，微处理器芯片的功耗将超过封装功耗极限（200W/mm2）的4倍（即达到1KW/mm2）；

（3） 集成度的提高意味着线宽变窄，信号在片内传输单位距离所产生的延迟也相应增大，在现代的高性能微处理器中，信号在一个时钟周期内传输的距离只相当芯片尺寸的十分之一左右。导致连线延迟而不是晶体管翻转速度将越来越成为影响处理器主频的主要因素；

（4） 随着片内处理能力的进一步加强，封装能力成为制约系统性能进一步提高的瓶颈，管脚数目限制了芯片对外通信能力，导致“茶壶里倒饺子”的不平衡设计。

为了解决这些问题，芯片设计越来越强调结构的层次化、功能部件的模块化和分布化，即每个功能部件都相对地简单，部件内部尽可能保持通信的局部性。目前，片内多核处理器及多线程技术较好地解决了上述问题，正在成为处理器体系结构设计的热点技术。

目前主流处理器中使用的多核结构同样也是由工艺技术驱动，而不是由应用需求拉动的。工艺技术的发展要求处理器采用分布的、并行的结构，而作为计算机理论基础的图灵机理论和作为计算机结构基础的冯·诺依曼结构本质是顺序的、集中的。目前还没有很好的方法解决并行程序编程困难、并行效率不高以及串行程序难以自动并行化等问题，多核结构只能用于粗粒度的任务级并行以及手工并行编程的场合。多核结构是不得已而为之，应用的首选仍是高主频低功耗设计。

由于上述工艺技术进步的影响，以及互联网的普及正在改变计算机的应用模式，因此目前计算机系统设计正面临着技术转型期。这为中国在未来几年发挥后发优势，另辟蹊径，通过跨越创新实现突破提供了机遇。

2工艺与材料技术的发展

摩尔在1965年提出芯片的晶体管数量大约每年将翻一番，于1975年修正为每两年翻一番的预测。近四十年来，半导体工业的发展进程大致符合这项定律，工业界不断推出性能更高、功能更强大、单位成本更低的芯片，芯片的晶体管数量从数千个晶体管增加到数十亿个晶体管，工艺特征尺寸从几微米缩小到了45纳米。

根据世界半导体行业共同制订的2005年国际半导体技术发展路线图（ITRS）及其2006年更新，未来15年集成电路仍将按摩尔定律持续高速发展。ITRS预测2009年将采用45纳米的工艺，2011年将采用32纳米的工艺，2014年将采用22纳米的工艺，2017年将采用16纳米的工艺，2020年将采用11纳米的工艺。ITRS预测到2013年，高性能微处理器芯片上可集成的晶体管数将超过88亿个（到2020年超过353亿个），片上局部时钟频率将达到22 GHz（到2020年达到73GHz）。

在摩尔定律带来晶体管数量增加和性能提高的同时人们也发现，随着工艺发展到纳米级，晶体管的工作电压难以再线性降低，连线延迟而不是晶体管的开关延迟成为主要的电路延迟，漏电功耗随着晶体管阈值电压的降低而指数增长。处理器的时钟频率越来越难以提高，功耗问题越来越严重，系统散热也越来越难以解决，导致依传统途径扩展的空间十分有限。在半导体工艺发展的头35年，场效应晶体管发展的努力集中在提高性能（增加器件的速度）以及集成更多的器件和功能到片上，但是最近的五年，器件特性日益明显的变化和芯片功耗密度持续的攀升成为主要的挑战。例如随着线宽尺寸的不断缩小，CMOS器件机理适用范围面临着量子机制的边界，在65纳米工艺的时候，二氧化硅绝缘层的厚度已经降低至1.2纳米，约为5个硅原子层的厚度，隧道穿越引起的漏电电流急剧增加。

通过采用新技术和新工艺来克服这些困难可以继续延续摩尔定律。在90/65纳米制造工艺中，采用了多项新技术和新工艺，包括应变硅【注1】（Strained Silion）、绝缘体上硅（或称绝缘层上覆硅，SOI- Silicon on Insulator）、铜互连技术、低k介电材料等。最近45纳米工艺所采用的高k介质和金属栅材料的技术是晶体管工艺技术的又一个重要变革。采用高k介质（SiO2的k为3.9，高k材料为20以上）如氧氮化铪硅（HfSiON），理论上相当于提升栅极的有效厚度，使漏电电流下降到10%以下，另外高k介质材料和现有的硅栅电极并不相容，必须采用新的金属栅电极材料来增加驱动电流。这种技术打开了通往特征尺寸为32纳米及22纳米的工艺的通路，扫清了工艺技术中的一大障碍。摩尔称此举是CMOS工艺技术中的又一里程碑，将摩尔定律又延长了另一个10年至15年。

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