一种高效多标准视频解码器架构研究与设计

方案存在的灵活度低、开发周期长、不能适应快速变化的算法升级等问题，提出一种面向多种视频编解码标准的通用视频解码器架构设计方案. 采用软硬件协同设计方法，基于可编程同构多核处理器+协处理器的硬件架构，同构多核处理器采用指令级和任务级并行加速，协处理器采用硬件定制单元实现矢量加速，同时利用分布式片上便笺式存储器（Scratchpad Memory， SPM）代替数据Cache实现高效的数据存储系统，以应用广泛的H.264视频标准为验证实例. 实验结果表明，基于本文所提架构实现的H.264视频解码器高效可行，平均并行加速比为9.12，相比于传统多核并行解码算法提高了1.31倍.

关键词：多标准;视频解码器;可编程;协处理器;便笺存储器;H.264解码器;架构设计

中图分类号：TN919.3                             文献标志码：A

Research and Design of an Efficient

Multi-standard Video Decoder Architecture

LIU Huichao1，2，WANG Zhijun1，LIANG Liping1？覮

（1. Institute of Microelectronics，Chinese Academy of Sciences，Beijing 100029，China;

2. University of Chinese Academy of Sciences，Beijing 100049，China）

Abstract： Aiming at the problems such as low flexibility， long development cycle， and incapability of adapting to rapidly changing algorithms for current video decoder implementation solutions， a generic video decoder architecture design scheme for multiple video coding and decoding standards is proposed using software and hardware collaboration. The methodology of the design is based on a programmable homogeneous multi-core processor and coprocessor hardware architecture. The homogeneous multi-core processor uses instruction-level and task-level parallel acceleration. The coprocessor uses a hardware customization unit to achieve the vector acceleration， while it uses distributed on-chip scratchpad memory instead of data cache to achieve an efficient data storage system. Taking the H.264 video standard widely used as an example， the experimental results show that the H.264 video decoder based on the architecture proposed in this paper is highly efficient and feasible， with an average speed-up of 9.12， which is 1.31 times better than the traditional multi-core parallel decoding algorithm.

Key words： multi-standard;video decoder;programmability;coprocessor;scratchpad memory;H.264 decoder;architectural design

視觉是人们感知和认知外部世界的主要途径. 实验心理学家赤瑞特拉通过大量实验证实人类获取信息的80%以上都是来自视觉[1]. 信息化时代下，与视觉相关的应用广泛地存在于通信、多媒体消费、安防监控、抗震救灾等领域. 视频应用的一项关键技术就是视频编解码，自20世纪80年代开始，先后出现了一系列国际化视频编解码标准，如H.26x标准、MPEG-x标准、H.264/AVC标准、AVS标准以及最新的HEVC标准等. 针对不同的视频标准，不同应用环境下如何快速实现一个实时的视频解码器成为研究热点. 目前比较常见的实现方案有：1）基于ASIC专用集成芯片实现[2-3]方案，已商业化的有富士通的MB91696AM、Sigma Designs的SMP8630和国产代表华为海思的Hi3535，虽性能稳定、功耗低，但研发周期长、灵活度低，当算法升级或变化时不能及时修正;2）基于DSP处理器实现[4-5]方案，以TI的DM64x系列为代表，还有Philips的PNX1500系列、ADI的Blackfin处理器，虽功能强大、性能可靠，但功耗较大、启动速度慢;3）基于FPGA硬件实现[6-7]方案，通过自主设计或购买商业IP实现. 首先商业IP费用高、灵活度差且关键模块为黑盒、调试风险大，核心技术受制于人. 自主研发IP相对灵活、可定制且代码可见，但实现整个解码系统任务复杂，且稳定性有待测试、验证任务繁重;4）基于CPU+GPU的系统实现[8-9]方案，需要使用高级编程语言，门槛高、线程调度复杂、同步开销大. 近年来，随着集成电路技术的快速发展，开始出现基于多核处理器和SoC架构实现的视频解码器[10-13].

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