基于Open,VPX的数字阵列雷达信号处理平台设计

方案

数字阵列雷达信号处理平台为基于OpenVPX的6U组合。如图2所示，平台以RapidIO总线为数据通路，PCIe总线为控制通路，串接了多种功能模块。整个平台有5种VPX模块，其中FPGA处理模块和DSP处理模块为平台主要的处理节点，承担着从中频采样到信号处理的所有运算处理任务;CPU控制模块为平台的控制中心;数字信号的输出由光纤接口模块负责。

数字阵列雷达信号处理平台处理流程如下：中频雷达回波从FPGA处理模块输入，信号的带通采样、数字下变频处理由此类型模块负责。另外，通过Rapid 10总线进行数据交换，多个FPGA处理模块协同工作，完成数字波束形成功能。数字波束形成处理后产生多个波束，分别送往各个DSP处理模块进行后续包括脉冲压缩、杂波图处理、恒虚警检测等雷达信号处理功能。每个DSP处理模块可处理两个和差波束，各个DSP处理模块并行处理，处理结果送往光纤接口模块进行数据汇总和打包。

3.2 FPGA处理模块

FPGA处理模块用于高速实时计算，具备高速的互联接口以及强大的计算能力，满足VPX全交换结构协议规范。FPGA处理模块是一种标准6U板卡，以三片高性能FPGA为处理核心，板载大容量QDR SRAM，适合于多种高速信号采集与处理、高速总线接口相关的嵌入式计算应用。FPGA选用FFVA1517封装XILINX Kintex UltraScale器件，根据需求可选配相同封装不同规格FPGA。

为了提高平台集成度，使平台支持更多通道中频回波输入，每个FPGA处理模块支持安装一块双宽FMC ADC子卡，每个ADC子卡支持32通道ADC，最高转换速率为125MSPS，分辨率为16bits。双宽尺寸的FMC子卡宽度为13 9mm，可摆放器件的长度不超过80mm。在如此紧凑的空间内实现32通道的ADC，必须选用更小的ADC芯片。平台内的双宽ADC子卡板载8片支持JESD204B接口的4通道ADC芯片，采用JESD204B的ADC芯片由于采用了高速串行总线进行数据输出，芯片管脚较少，与传统ADC芯片相比体积跟小。

图3是基于FPGA处理模块的64通道数字波束形成工程实现框图。整个处理流程使用了两个FPGA处理模块。每个FPGA处理模式上的双宽FMC ADC子卡实现32通道中频采样，与ADC子卡通过JESD204B接口连接的两个FPGA分别实现16通道的数字下变频运算和16通道的通道校正运算。FPGA处理模块1的第三片FPGA用于自适应权系数计算，FPGA处理模块2的第三片FPGA则进行64通道数字波束形成处理，并把合成后的波束数据送往DSP处理模块。两个模块之间的通信采用Rapid IO协议。

3.3 DSP处理模块

DSP处理模块硬件框图如图4。板载4片TI TMS320C6678八核DSP处理器，4片TMS320C6678的理论处理能力为640GFLOPS;每片DSP外扩8GB DDR3SDRAM内存。4片DSP通过Rapid IO交换芯片实现数据互联;通过PCIe交换芯片实现控制信号互联。

雷达探测距离内一个完整脉冲回波的数据在FPGA处理模块中打包通过Rapid IO数据链路送往DSP。回波数据包容量是根据雷达工作状态时变的，当雷达波束探测远距离目标时，回波数据容量十分可观;而雷达处于跟踪近距离目标时，回波数据包虽然容量小，但发送频率较高。为了兼容雷达不同工作方式，且充分利用硬件资源，DSP处理模块采用数据分段处理的方式。如图4所示，每两片DSP芯片实现单波束雷达信号处理功能。输入雷达回波数据分别送往DSP1和DSP2的核O。DSP1核O仅接收数据包的前半部分;DSP2核O仅接收数据包的后半部分。两片DSP的核O负责把收到的数据分别等分为7个数据段送往核1到核7。每片DSP的核l到核7运行相同的雷达信号处理程序，处理结果送往各自核O汇总。两片DSP的核O通过Hyperlink接口进行互联，最终形成波束1的点迹数据。

4 结束语

此基于Open VPX的数字阵列雷达信号处理平台基于通用化、标准化、模块化思想设计。多种高速信号处理模块、交换模块、电源模块，基于全交换技术实现机箱内系统互联以实现对信号处理系统硬件的快速搭建;提供对高速信号处理模块的图形化、模型化开发工具和基础算法库，提供显示控制模块的脚本化开发工具以对信号处理系统逻辑和软件的高效开发。基于此平台的雷达数字处理算法具有良好的扩展性，例如图4所示的基于DSP模块的雷达信号处理算法架构可以基本程序结构不改变的前提下调整为采用更多的DSP芯片处理单一波束回波数据，以增加处理速度或者增加处理算法。

参考文献

[1]ANSI/VITA 65-2010 0penVPXTM SystemSpecification

[2]陈伯孝.现代雷达系统分析与设计[M].西安电子科技大学出版社，2012.

[3]王继安，高速高精度ADC集成电路的研究与设计[D].电子科技大学，2009.

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