一种多路可编程高速时钟电路的设计

引言

近年来，我国电子与通信技术的飞速发展对时域信号测试和分析提出了更高的要求，在高速数据采集与波形处理方面尤为突出。高速数据采集的关键部分为模数转换器(ADC)，影响ADC性能的因素有很多：输入模拟信号的频率大小及阻抗、取样时钟的抖动质量、供电电源的去耦情况、印制板的布局布线等。ADC的动态性能受取样时钟的相位抖动(Phase Jiter)影响很大。许多现代高速、高性能ADC都要求低相位噪声(低抖动)的时钟，以保证其能工作到GHz频率范围。目前市场上可购买的ADC芯片难以满足单片20GSa/s取样率的要求，本设计中采用4片5GSa/s的EV10AQ190[3]交叉采样来实现。

每路ADC都单独需要一路2.5GHz高速、高稳采样时钟，传统的晶体振荡器虽然能提供低抖动时钟信号，但是不能工作到GHz以上频率[1]。为了保证4路ADC在各自2.5GHz取样时钟下有着较高的等效分辨率和输出信噪比，本文在时钟电路设计上采用高稳定度晶体振荡器、集成VCO的低相位噪声锁相环时钟芯片LMX2531、高精度时钟扇出器HMC987LP5E和多阶低通滤波器来实现高频率低抖动的设计要求。文章最后给出工程应用的测试和分析结果。

时钟抖动的影响及分析

时钟抖动对ADC信噪比及转换精度的影响

a. 采集时钟抖动对ADC信噪比的影响：

取样时钟的抖动能够导致ADC取样与触发时间关系上的错误，如图1所示。取样时间△t的不确定性，导致幅度的不确定性，即在输入信号幅度上造成错误的取样，因此降低了ADC的信噪比(SNR)。根据图1表达的取样时间的不确定性，可以得到信噪比模型。对于给定的时钟抖动量，数据转换器的

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如果时钟信号抖动Tj=4ps，输入正弦波频率f=250MHz、幅度为0.5Vpp值，A/D转换器为8bit，对ADC转换的精度影响如下。

*2*3.14

A D C转换误差为：

3.14×256÷500=1.6LSB

计算结果表明，如果采集时钟抖动为4ps，8位ADC的有效分辨率最大将降低为6.4bit左右，能满足本设计要求。

采集时钟产生抖动的原因分析

热噪声、频率调制(FM)、幅度调制(AM)、相位调制(PM)和谐波成分都可以使时钟信号产生抖动，因为FM、AM、PM引起的噪声很难互相分开，因此合并为一项，统称为相位噪声。这里以使用MAX2620 VCO和PLL的高频电路为例。

a. 热噪声引起的抖动

MAX2620简化相位噪声图如图2所示，其输出放大器的热噪声L大约为-145dBm/Hz，这是个具有无限带宽的高斯白噪声，有效带宽可以用近似两倍工作频率来表示。适当调谐可以到所希望的输出频率。

为了进一步改善噪声性能，通常在VCO的输出端加一个频率响应类似带通滤波器的功率匹配网，它使振荡器中心频率f0以外的噪声得到衰减。因为热噪声是非相关的，抖动也就不会被累加，周期抖动和峰峰抖动是一样的：

===

b. 相位噪声引起的抖动

相位噪声为在某一频偏下的噪声功率与时钟载频信号功率电平之比。在上图中，100kHz频偏的相位噪声是-118dBc。MAX2620从1MHz偏移拐点频率到时钟频率的自由运行相位噪声近似为20dBc/dec，由相位噪声引入的周期抖动能用下式计算。

f是偏移频率，从原点开始，相噪以每倍频程20dB递减，相噪L(f)取自100kHz频偏。

c. 谐波成分引起的抖动

以PLL为基础的时钟信号会产生谐波，如果不加以抑制，将会降低抖动性能。图3为用频谱仪测量的1GHz时钟信号频谱图，可见有两个对称的谐波大约低于载波75dBc和85dBc，距离载波的频率偏移分别为1MHz和2MHz。周期抖动为10-6ps级。在实际应用中，这样小抖动所引起的测量误差可以忽略。

d. 总抖动

总抖动是上述三项抖动平方和的开方，约为0.586ps。

低抖动采样时钟设计技术

多路可编程时钟电路板如图4所示，为减少时钟电路的抖动，采用高稳定度石英晶体振荡器、VCO电路、鉴相器电路、多阶低通滤波器、高速信号整形电路、时钟扇出分配电路和同步分频器来组成时钟电路模块。

为保证良好的高频PCB布局，采取了如下几种措施：

a. 保持所有的PCB走线尽可能短，采用阻抗可控的布线技术，且控制等长；

b. 选择尽可能小的元器件尺寸，最好选用0603或0402封装器件，减少分布参数影响；

c. 使用高品质因数(Q)的器件减少VCO的相位噪声，同时增大输出功率的传输；

d. 保持调谐槽路的所有元器件尽可能靠近，同时尽可能靠近集成VCO；

e. 去耦电容要靠近VCO和时钟扇出芯片，且直接连接到地，所有的电源均提供单独的去耦电容；

f. 在VCO输出和扇出电路之间保持50Ω匹配；

g. 对于存在寄生参数可能需要的一些元器件值进行微调，以保证最优功率性能。

这部分电路能够产生四路低相位噪声(低抖动)的2.5GHz采集时钟，四对2.5GHz的ADC同步复位时钟和一对78.125MHz触发同步工作时钟。电路组成框图如图5所示。

由于温度、电源、负载等会引起VCO的固有频率漂移，VCO很少单独使用。通常的做法是引入一个锁相环，将VCO的输出锁定到一个所需的频率上。如果设计得当，锁相环能减少相位噪声，在环路带宽内的相位噪声比自由振荡VCO的相位噪声低。

N计数器与双模预标定器配合工作。上电时(假设PLL已经预先编程)，VCO将在需要的频率附近振荡。这个频率首先经过N分频，然后与晶振参考频率的R分频比较，如果在两个频率之间有相位差，则PLL输出电压将相应改变。如果VCO频率比参考频率低，电荷泵将给环路滤波器的电容充电来提高电压。如果VCO的频率比参考频率高，电荷泵将给环路滤波器的电容放电降低电压。电压的增加导致了频率的增加，反之亦然。因此，PLL是保持VCO输出频率锁定到所需要频率的反馈回路。VCO频率与N、R和 有关，可用下式计算：

为16，晶振输入频率是20MHz，通过挑选合适的器件，精心设计时钟电路，可以将VCO频率锁定在2.5GHz频率点上。

VCO的输出必须同50Ω的时钟缓冲整形电路输入相匹配，在VCO的输出端使用一个LC网络保证将最大功率传输到时钟缓冲整形电路输入端。经过仿真，匹配网络有一个类似带通滤波器的频率响应，可以进一步降低VCO输出的本底热噪声。

对于20GSa/s系统需要的ADC转换时钟频率为1.25GHz，设计中先产生2.5GHz时钟，再分频得到1.25GHz的ADC内部取样时钟。鉴相器与VCO部分，可以采用LMX2531LQ2570E芯片。

以下为LMX2531时钟控制位：

数据格式：共24位bit23～0。其中bit3～0为寄存器号，0～C对应为R0～R12；bit23～4为数据。将CLKCE置高。

CLK-DIN为串行数据；CLK-CLK为串行时钟；CLK-LE为锁存信号，写数据期间为低，写完变高锁存数据到寄存器。写完以后，将上面三个信号都置低。

依次写以下数据：

R0：D00000；R1：31C001；R2：400102；R3：114003；R4：2 0 0 0 0 4；R 5：8 0 0 7 F 5；R 6：46FFD6；R7：00D607；R8：030008；R9：000BA9；R12：01048C。

高精度时钟扇出器采用Hittite公司的HMC987LP5E，相噪比可达-163dBc/Hz@4GHz，工作频率范围为DC-8GHz，输出上升下降时间<100ps。如下图所示，它拥有8对16路LVPECL输出及1对CML输出，输出全部使用功耗800mW左右，并且可以根据时钟驱动要求，通过改变输出端对地电阻来调节输出时钟的幅度[4]。

配置模式分为序列串行模式和硬件片选并行模式，我们采用第二种模式，采集时钟板需要9路LVPECL时钟，故将SCLK、SDI、SEN设置为111，让所有时钟扇出输出，可以利用+3.3V电源连接0402-200kΩ上拉电阻置高，在靠近器件的的1，9，16，25四个电源脚就近分别放置100pF和0.1μF电容，输出驱动端接121Ω对地电阻。

测试结果及结论

采用安捷伦DSA90604A来实际测试输出时钟，测试波形图如图6所示。由图可见，输出平均频率为2.50362GHz，频率最大、最小值仅差0.01367GHz，为平均频率的0.546%；平均幅度为440.3mV，最大、最小值仅差5.5mV，为平均幅度的1.25%。

根据上述原理与方法，单独制作时钟电路板，并外加屏蔽盒，将其作为一个部件，目前已经应用于2GHz带宽、20GSa/s取样率示波器中。实际应用表明该时钟设计方案有非常高的质量表现，完全能够满足该高采样示波器的要求。该电路同样适用于数字化仪、信号分析仪等其它需要多路高速时钟设计的场合中。

参考文献：

[1] 蔡春霞,吴琼之.AD9520高速时钟发生器在5Gs/s数据采集系统中的应用[J].电子设计工程,2011,8

[2] 白杨,陈顺阳.时钟抖动对ADC性能的影响分析[J].通信对抗,2011

[3] English E2V Corporation. EV10AQ190 QUAD ADC DataSheet[EB/OL].

[4] Hittite Microwave Corporation. HMC987LP5E low noise 1:9 fanout buffer DataSheet[EB/OL].

[5] 童子权.1GSPS高速数据采集时钟系统的设[J].哈尔滨理工大学学报,2007,(3)

[6] 赵继勇,彭飞.高速ADC的低抖动时钟设计[J].电子设计应用,2005,(2)

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